后摩尔时代的“助推剂”：Chiplet到底有何优势，挑战又有哪些？

后摩尔时代的“助推剂”：Chiplet到底有何优势，挑战又有哪些？ 近年来，关于“摩尔定律”即将走向终结的观点大行其道，“...

后摩尔时代的“助推剂”：Chiplet到底有何优势，挑战又有哪些？

近年来，关于“摩尔定律”即将走向终结的观点大行其道，“后摩尔时代”早已成为业内的一大热词。随之而来的问题则是，如何在现有的工艺制程下，既能继续提升芯片的性能，又能保持成本的不变或降低呢？对此，Chiplet与先进封装技术被业界寄予厚望，希望能够从另一个维度来延续摩尔定律的“经济效益”。

一、推动摩尔定律的新路径

众所周知，摩尔定律是由英特尔创始人之一的戈登·摩尔（Gordon Moore）于半个世纪前提出来的。其内容为，“当价格不变时，集成电路上可容纳的晶体管的数目，约每隔18-24个月便会增加一倍。”

过去数十年来，半导体制程工艺都基本遵循着摩尔定律在持续推进，晶体管的尺寸也在不断的微缩，处理器性能在不断增强的同时，成本保持不变，甚至还可以降低。但随着工艺制程节点继续向着更小的5nm、3nm甚至是埃米级别推进，已经是越来越逼近物理极限，不仅推进的难度越来越高，所需要付出的代价也是越来越大。

比如，5nm及以下制程就必须要用到ASML的EUV光刻机，而一台EUV光刻机的售价就高达约1.5亿美元，一座5nm晶圆厂的投资动辄上百亿美元，5nm芯片的一次流片费用就高达上千万美元。ASML新一代的可以用于2nm芯片制造的High-NA EUV光刻机，单台售价可能将高达3亿美元。

因此，在几年前，两大晶圆代工厂联电和格芯就相继宣布放弃10nm以下的先进制程的研发。就连摩尔定律的头号践行者——英特尔在14nm向10nm推进，10nm向7nm的推进过程中均遭遇了严重的延宕。业界关于“摩尔定律放缓”或者“摩尔定律已死”的看法也是非常普遍。

不过，台积电、英特尔、三星等头部的晶圆制造厂商，目前仍然在致力于推动“摩尔定律”的延续。台积电和三星都计划明年量产3nm。英特尔也在加速追赶，并提出了2024年量产20A（2nm）的目标。

台积电（南京）有限公司总经理罗镇球表示，“台积电正在用我们的工艺证明了半导体工艺制程仍在持续在往前推进。台积电的7nm是在2018年推出的，5nm是在2020年推出的，我们在2022年会如期推出3nm的工艺，而且我们2nm的工艺也在顺利研发中。未来可以继续通过改变晶体管的结构、引入新的材料等方式继续推动晶体管的效能优化。”

不过，“摩尔定律”并不仅仅是要在单位时间内提升晶体管的数量，而且还需要保持价格不变或降低。但实际上，随着先进制程的持续推进，单位晶体管所需要付出的成本降低的速度正在持续放缓。

根据之前英特尔公布的资料显示，从成本方面来看，随着先进制程的推进，虽然芯片每平方毫米的成本是在不断上升的，但是随着晶体管密度的提升，同样数量的晶体管所占的芯片面积是在不断下降的，所以总体上来看，单位数量的晶体管的成本不仅没有增长，而且是一直在下降的。比如英特尔的14nm和10nm工艺以及7nm工艺都将带来晶体管成本的下降，但是下降的幅度相比之前已经在加速放缓。

另外，研究机构IBS此前通过相关统计及预测给出的从16nm至3nm的单位数量的晶体管成本对比，我们也可以看到，随着制程工艺的推进，单位数量的晶体管成本的下降幅度在急剧降低。比如从16nm到10nm，每10亿颗晶体管的成本降低了23.5%，而从5nm到3nm成本仅下降了4%。

这也意味着，目前“摩尔定律”继续推进所带来的“经济效益”正在锐减。而这才是问题的关键。

摩尔精英董事长兼CEO张竞扬也表示：“摩尔定律其实有两个解释，一个是从技术层面的解释，就单位面积晶体管密度要翻倍；另外一个解释就是，用同样的钱要买到双倍的算力，这个就是系统化的概念。其实客户真正不是关心你的技术多先进，他是要关心怎样花同样的钱得到更好的性能。”

确实，对于用户来说，需要的并不是摩尔定律带来的每两年晶体管数量翻倍，而是整体的系统级性能的提升和成本的保持不变或降低。而系统层级的性能发挥，则是由可能是CPU/GPU/DSP/NPU等众多计算单元，以及内存容量、带宽、系统软件等诸多环节综合决定的。

因此，产业界近年来也提出了Chiplet、2.5/3D先进封装等新的技术和方法学，希望从单纯的依靠成本越来越高昂的的制程工艺的提升，来推动单个硅片上单位面积的晶体管数量提升，转变到通过成本相对可控的复杂的系统级芯片设计来提升整体的性能和功能，以实现系统级芯片的性能和成本关系继续维持摩尔定律的“经济效益”。

在2021新思科技全球用户大会（SNUG World 2021）上，EDA大厂新思科技联席CEO、创始人Aart de Geus提出的“系统摩尔定律（SysMoore）”概念，也正是基于这一背景。

所谓“SysMoore”，就是将提升集成度和复杂度的理念拓展到电子系统的每个环节，从硅晶圆、晶体管、芯片、系统硬件到软件和服务，每一个环节都可以为构建更复杂、性能更高、能耗更低而成本更优的产品做出贡献，开发者不再只依赖工艺和架构等少数几个维度去实现性能和复杂度的指数型提升，将指标分散到不同环节去承担之后，电子系统性能和功能复杂度增长曲线重回指数型增长轨迹。这与前面提到的，通过Chiplet、先进封装等技术，从系统芯片层级去延续“摩尔定律”的经济效益的理念不谋而合。

“单位面积晶体管密度要翻倍这件事情，Chiplet和先进封装都做不了，必须是靠制程工艺迭代。但是怎么样花同样的钱得到更多的晶体管数量和性能，这个就是Chiplet和先进封装能做的事情。目前摩尔精英也在从事SiP封装方面的工作。”张竞扬说道。

二、什么是Chiplet，优势在哪？

Chiplet并不是一项新的技术，早在2015年，Marvell创始人周秀文（Sehat Sutardja）博士就在ISSCC 2015上提出MoChi（Modular Chip，模块化芯片）概念。随后，AMD以实现性能、功耗和成本的平衡为目标，推行Chiplet设计， 并提出performance/W和performance/$衡量标准。

目前，主流系统级单芯片（SoC）都是将多个负责不同类型计算任务的计算单元，通过光刻的形式制作到同一块晶圆上。比如，目前旗舰级的智能手机的SoC芯片上，基本都集成了CPU、GPU、DSP、ISP、NPU、Modem等众多的不同功能的计算单元，以及诸多的接口IP，其追求的是高度的集成化，利用先进制程对于所有的单元进行全面的提升。

而“Chiplet”则是反其道而行之，它是将原本一块复杂的SoC芯片，从设计时就先按照不同的计算单元或功能单元对其进行分解，然后每个单元选择最适合的半导体制程工艺进行分别制造，再通过先进封装技术将各个单元彼此互联，最终集成封装为一个系统级芯片组。

对于“Chiplet”，很多人将其称之为“小芯片”。对此，芯原股份创始人、董事长兼总裁戴伟民博士认为，这个不精准，因为有的Chiplet并不小，目前业界还没有一个统一的叫法，他认为叫“芯粒”相对准确一些。

戴伟民表示：“Chiplet有望解决目前半导体产业面临四大难题：1、摩尔定律难以为继；2、先进制程芯片的设计成本、复杂度大幅提升；3、市场需求更加多样化，创新周期缩短；4、应用端对定制芯片的需求不断提升。”

那么Chiplet为何能够解决这些问题呢？它的优势是什么？

首先，Chiplet可以大幅提高大型芯片的良率。目前在高性能计算、AI等方面的巨大运算需求，推动了逻辑芯片内的运算核心数量快速上升，与此同时，配套的SRAM容量、I/O数量也在大幅提升，使得整个芯片不仅晶体管数量暴涨，芯片的面积也不断增大。

比如，曾在2019年推出“全球最大”的AI芯片Wafer Scale Engine（以下简称“WSE”）的芯片初创公司Cerebras Systems于今年4月就推出了全新的WSE-2处理器，依然是基于一整张12吋晶圆制造，面积高达462.25平方厘米，制程工艺由台积电16nm工艺提升到了7nm工艺，这也使得WSE-2的晶体管数量提高到了了惊人的2.6万亿个。

随着芯片面积的不断增长，不仅增加了制造的难度，同时其固有的不良率所带来的损失也越来越大。比如，一颗WSE-2芯片出现不良，就等于直接损失了一整片晶圆。

而透过Chiplet设计，则可将超大型的芯片按照不同的功能模块切割成独立的小芯片，进行分开制造，这样不仅可以有效改善良率，同时也能够降低因为不良率而导致的成本增加。

其次，Chiplet可以降低设计的复杂度和设计成本。随着先进制程的不断推进，基于越先进的工艺制程来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直线上升。如果芯片设计出来，没有足够的出货量的话，无疑将面临巨大的损失。如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。

对此，戴伟民也提出了“IP芯片化”的概念，即一些半导体IP核以硅片的形式提供，IP即是芯粒，旨在以芯粒形式实现IP的“即插即用”和“重复利用”，以解决原有先进制程工艺芯片面临的性能与成本的矛盾，并降低较大规模芯片的设计时间和风险，实现从SoC中的IP到SiP封装中以独立的芯粒形式呈现的IP。

对于很多SoC厂商来说，原来设计一款大型的SoC芯片时，需要将大量第三方IP与自己的IP整合到一起，形成一个统一的SoC，然后采用同一个制程工艺进行制造。而如果采用Chiplet模式，那么只需设计自己的核心的“芯粒”，通过合适的制程工艺制造即可，其他的芯粒不需要自己进行设计、制造，也不需要与自己核心“芯粒”所选择的制程工艺进行绑定，芯片设计厂商可以直接选择第三方的基于适合的工艺制程的以“芯粒”形式提供的IP，然后再通过先进封装技术将芯粒封装在一起，就可以了。这样可以极大的降低芯片设计难度，提升灵活性和效率。

第三，降低芯片制造的成本。前面提到，一颗SoC当中，有着不同的计算单元，同时也有SRAM、各种I/O接口、模拟或数模混合元件，这其中主要是逻辑计算单元通常依赖于先进制程来提升性能，而其他的部分对于制程工艺的要求并不高，有些即使采用成熟工艺，也能够发挥很好的性能。所以，将SoC进行Chiplet化之后，不同的芯粒可以根据需要来选择合适的工艺制程，来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用先进的制程在一块晶圆上进行一体化制造，这样可以极大的降低芯片的制造成本。

正由于Chiplet有着诸多的优势，近年来，AMD、赛灵思、英特尔等大型芯片厂商都有开始在相关产品当中采用Chiplet架构。

以AMD为例，其在2019年推出的Zen 2产品线中全面采用Chiplet架构，其晶片设计最大的特色为将 I/O模块与逻辑运算模块分离，I/O模块继续延用12nm工艺，而逻辑运算模块则是采用7nm工艺。

再比如，今年8月英特尔推出的拥有1000亿颗晶体管的超大规模芯片——Ponte Vecchio，这款迄今为止最复杂的芯片就采用了Chiplet架构，将整个47个不同功能的单元，通过不同的制程工艺进行制造（比如，Ponte Vecchio的每个计算单元当中Xe-Core是基于台积电5nm工艺，但是Xe链路单元则是由台积电7nm工艺制造），然后再通过英特尔的Foveros 3D技术封装在了一起。

有分析显示，如果一颗大型的7nm芯片采用Chiplet架构进行设计，其成本相比原来可以降低25%以上。

另外，也有市场研究公司认为，相较传统的SoC设计，Chiplet能减少整体制造成本达近50%之多，且这一成本优势在计算核心数量越多的产品当中表现得更为明显。

除了传统的HPC市场之外，戴伟民认为，Chiplet非常适合汽车自动驾驶芯片。因为现在的汽车自动驾驶芯片对于算力要求非常高，芯片的面积很大，成本很高，用Chiplet来做，不仅可以降低设计难度、提升良率、降低设计和制造成本，更为关键的是还能够提供更高的安全性和快速迭代。

“汽车芯片对于安全性要求非常高，车规级的认证周期又非常的长，而Chiplet是将一个大芯片分解成很多的芯粒，即使有一两个芯粒发生问题，但是其他的可能仍然是可以正常工作的。而传统的大芯片一旦发生故障，直接宕机这是很危险的。另外，大芯片设计周期长，每一此迭代都需要重新做车规级认证，但是如果采用Chiplet设计，那么每一次迭代只需要更换或者多加几个核心的芯粒即可实现，这样可以在保障安全性的前提下实现快速迭代。”戴伟民解释道。

三、Chiplet面临的难题

虽然Chiplet有着诸多的好处，但是要充分发挥其效力，仍面临着诸多需要解决的难题和挑战。

1、先进封装技术是关键

对于Chiplet来说，最为关键还是在于先进封装技术，使得每个“Chiplet”高速互联在一起，整合成一个系统级芯片。

虽然目前应用广泛的SiP (System in Packaging, 系统级封装)技术也是通过不同元件间的整合与封装，但是Chiplet对于封装技术的要求更高，因为每颗芯粒之间需要高密度的互联，才能实现类高速的互联，达到类似原来单个大芯片中各个功能模块间的信号传输速度。

目前头部的IDM厂商、晶圆代工厂以及封测代工（OSAT）业者都在积极推动不同类型的先进封装技术，以抢占这块市场。目前来看，可应用于Chiplet的封装解决方案主要是2.5D和3D封装。

其中，2.5D封装技术发展已经非常成熟，并且已经广泛应用于FPGA、CPU、GPU等芯片当中，近年来，随着Chiplet架构的兴起，2.5D封装也成为了Chipet架构产品主要的封装解决方案。其最大特色是采用Interposer (中介层) 做为整合媒介，主要用来做为放置于其上的小芯片们间的通讯互联，以及芯片们与载板间的联结。

此外，还有HD-FO (High density Fan-out) 封装技术，目前虽仍仅应用在较基础的异质元件整合 (如逻辑IC与HBM的整合)，但随技术持续进步搭配其低成本优势，未来可能有机会进一步成为Chiplet采用者的另一封装选择。

不过，总的来说，全新的3D封装技术更适合于Chiplet，3D封装能够帮助实现3DIC，即芯粒间的堆叠和高密度互联，可以提供更为灵活的设计选择。但是，3D封装的技术难度也更高，目前主要有英特尔和台积电掌握3D封装技术并有商用。

早在2017年英特尔就推出了EMIB(Embedded Multi-Die Interconnect Bridge，嵌入式多核心互联桥接)封装技术相结合，可以将不同类型、不同制程的小芯片IP以2.5D的形式灵活组合在一起，形成一个类似SoC的结构。

在2018年年底的Intel架构日活动上，英特尔又推出了业界首创的3D逻辑芯片封装技术——Foveros 3D，它可实现在逻辑芯片上堆叠不同制程的逻辑芯片。以前只能把逻辑芯片和存储芯片连在一起，因为中间的带宽和数据要求要低一些。而Foveros 3D则可以把不同制程的逻辑芯片堆叠在一起，裸片间的互联间隙只有50μm，同时可保证连接的带宽足够大、速度够快、功耗够低，而且3D的堆叠封装形式，还可以保持较小的面积。今年7月，英特尔还宣布计划推出Foveros Direct技术，可以实现10微米以下的凸点间距，使3D堆叠的互连密度提高一个数量级。

此前，英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini在接受芯智讯采访时就曾表示，英特尔的3D封装技术，能够帮助芯片设计厂商将从SoC片上系统分解出来的具备不同功能属性的小芯片高速连接起来，并整合在同一封装里，通过这种方法可以实现接近于单芯片的性能和功能。

除了英特尔之外，台积电在2.5/3D封装技术方面也布局已久。

台积电（南京）有限公司总经理罗镇球告诉芯智讯，在2.5/3D封装方面，台积电已经布局了超过10年。目前，台积电已将先进封装相关技术整合为“3DFabric”平台，针对前段的整合芯片系统（SoIC），针对后段封装的整合型扇出（InFO）以及CoWoS系列家族。

罗镇球告诉芯智讯芯智讯：“如果在一些芯片公司的发布会上，看到他的封装面积大于20mm×20mm，那么它很有可能采用台积电2.5D封装或者3D封装技术做出来的。未来大家会持续看到更多采用台积电3D封装技术的产品，不仅面积更小，性能也更强。”

三星也在力推其2.5/3D封装技术。三星很早就推出了2.5D封装技术I-Cube，可将一个或多个逻辑晶片（如CPU、GPU 等） 和多个存储芯片（如高频宽存储器、HBM） 整合连结放置在硅中介层（ Interposer） 的顶部，进一步使多个芯片为整合为单个元件工作。2020年8月，三星又宣布推出了新一代3D封装技术——X-Cube，基于TSV硅穿孔技术将不同芯片堆叠，比如可以将SRAM堆叠到芯片上方，释放了占用空间，可以堆叠更多内存芯片，目前已经可以用于7nm及5nm工艺。

目前，国内的IDM、晶圆代工厂以及封测代工厂也在积极的布局2.5D/3D封装技术，不过进度相比国外厂商要相对落后。比如，国内的封测大厂——长电科技也正在大力推动其2.5D封装技术的量产。

2、设计与验证工具

首先，对于芯片设计来说，虽然无需再去设计复杂的大芯片，但是将SoC分解Chiplet化，并将其整合到一个2.5/3D封装当中，会带来系统复杂度的大幅提升，会带来较大的系统设计和验证方面的挑战。

相对原有的2D单芯片来说，设计和封装是完全独立的。而Chiplet与2.5/3D封装结合，其内部各个芯粒可能采用的是不同的制程工艺，不同架构，同时还需要加入高速互联总线，接口IP、HBM内存，各个模块可能还需要用到不同的材料进行互联，因此，在芯片设计的时候，就需要将内部封装的各个模块看成一个整体的系统，需要一开始就要考虑到整个系统层级的设计和优化。

特别是对于3DIC来说，从外部来看，其内部就是一个“黑箱子”，测试探针只能通过表面的一些点来或许有限的数据量，这也给对于3DIC的分析测试带来了很大的挑战。

新思科技中国区副总经理许伟向芯智讯介绍称：“随着芯片制造工艺不断接近物理极限，芯片的布局设计——异构集成的3DIC先进封装已经成为延续摩尔定律的最佳途径之一。但是3DIC作为一个新的领域，之前并没有成熟的设计分析解决方案，使用传统的脱节的点工具和流程对设计收敛会带来巨大的挑战，而对信号、电源完整性分析的需求也随着垂直堆叠的芯片而爆发式增长。”

Cadence中国区总经理汪晓煜也表示：“3DIC当中有很多的挑战，把不同的芯粒通过2.5/3D封装整合在一起，需要将其视为一个完整的系统，要实现一体化的设计仿真。要考虑到里面的信号完整性、热功耗、持续的收敛、物理验证等等，这些全部都是挑战。”

对此，新思科技、Cadence、西门子EDA等头部的EDA厂商也纷纷进行了相应的布局。

2020年8月，新思科技推出了3DIC Compiler平台，可在单一封装中实现复杂的2.5D和3D多晶粒系统(multi-die system)的设计与整合。同时，新思科技还联合芯和半导体共同推出了业界首个用于3DIC多芯片系统设计分析的统一平台，将国产EDA厂商芯和半导体的2.5D/3DIC先进封装分析方案Metis与新思 3DIC Compiler现有的设计流程无缝结合，为客户构建了一个完全集成、性能卓著且易于使用的环境，提供了从开发、设计、验证、信号完整性仿真、电源完整性仿真到最终签核的3DIC全流程解决方案。突破了传统封装技术的极限，能同时支持芯片间几十万根数据通道的互联。

2021年10月，Cadence也推出了业界首款完整的高容量3D-IC平台，将设计规划、物理实现和系统分析统一集成于单个管理界面中。Integrity 3D-IC平台支持了Cadence第三代3D-IC解决方案，客户可以利用平台集成的热、功耗和静态时序分析功能，优化受系统驱动的Chipet的功耗、性能和面积目标（PPA）。

汪晓煜表示：“我们认为这是一个划时代的产品，是业界第一款真正意义上的一体化3DIC设计开发平台。之前有很多方案，是把每家公司不同的解决方案拼在一起。而我们这个方案，里面全部都是我们的工具，有模拟、有数字，有PCB，有封装，还有这两年推出来的系统集仿真分析工具、多物理场分析工具，有3DEM、热功耗、收敛分析，这个平台会上升为统一的数据库工作。”

虽然西门子EDA（前Mentor）目前并未正式推出专门针对3DIC的EDA工具平台，但是西门子EDA很早就开始了在3DIC解决方案上的布局。

西门子EDA全球副总裁兼中国区总经理凌琳对芯智讯表示，早在七八年前，西门子EDA就有为客户的2.5D、3D的异构集成封装提供很多EDA工具上的支持。而目前的3DIC多芯片系统更是模糊了IC和PCB设计技术之间的界限。

“西门子EDA不仅是全球前三的IC设计工具厂商，同时还是全球最大的PCB设计工具厂商，不管基于板集或者基于硅基上面做2.5D或者3D的堆叠，我们都能够很好的支持。并且早在七八年前，我们就已经推出了相应的工具给设计和生产企业使用。两年前，我们也有支持AMD的ChipletCPU+GPU在台积电量产。”凌琳说道。

相对于三大EDA头部厂商在3DIC设计验证工具上相继推出各类强大产品，国产EDA厂商虽然在技术实力和体量上都相对落后，但是也在积极的布局3DIC市场。

比如前面提到的国产EDA厂商芯和半导体就有推出2.5D/3DIC先进封装分析方案Metis，并且获得了新思科技的认可，并且双方还在这方面达成了深度合作。

国产EDA厂商芯华章科技产品和业务规划总监杨晔认为：“从前端设计和验证的角度来看，chiplet也需要一个‘EDA for Chiplet’的设计和验证流程，以及配套工具。目前的SoC在设计阶段就能搭建出系统原型进行功能功耗等验证，如果用chiplet，EDA厂商、chiplet厂商和芯片厂商之间如何配合，会是chiplet发展的新挑战之一。目前芯华章已经开始了一些布局，不过首先看的方向是存储领域。”

另一家国产EDA厂商厂鸿芯微纳CTO王成宇也表示，“后摩尔时代，Chiplet是一个重要方向，如果我们之注重眼前，不去早一点布局的话，可能一觉醒来市场已经转了。而且本身跟我们合作的一些客户，也有这方面的需求，所以我们很早就开始了布局。”

“我们初步计划会分成两步走，第一个是做Die跟Die之间的堆叠，会有基本的像3DIC时序分析能力，还有Die跟Die之间的连接的模型怎么去搭建的能力，这个是第一步；第二步是系统级的优化，实现更好的性能效果，这个会涉及到从平面到3D的布局布线。之后，我们会提供数字后端的工具、功耗分析工具、EMR的分析工具等等。”王成宇介绍到。

3、Chiplet之间的互联与标准

Chiplet是将原有的系统单芯片打散成多个独立的芯粒，而要把这些芯粒通过先进封装技术整合到一起之后，还需要能够高速互联起来，而怎么去实现各个芯粒之间高速互联，则是需要解决的难题。

比如Marvell在推出模块化芯片架构时采用了Kandou总线接口；NVIDIA推出的用于GPU的高速互联NV Link方案；英特尔免费向外界授权的AIB高级接口总线协议；台积电也有TSMC和Arm合作搞了LIPINCON协议；AMD也有Infinity Fabrie总线互联技术，以及用于存储芯片堆叠互联的HBM接口等等。

可以看到，目前这些都是头部的芯片设计公司在推动自己的高速互联协议标准，而且主要也是用在自家的芯片上。但是，随着Chiplet逐步发展，未来来自不同厂商的芯粒之间的互联需求，必然会爆发。特别是对于IP厂商来说，其商业模式可能会由卖IP转向“IP芯片化”即IP就是“芯粒”。

因此，近年来也有不少行业组织、研究机构以及企业在积极推动Chiplet的标准。

比如，在2018年10月，开放计算项目（OCP）启动了一个名为开放领域特定架构（ODSA）的新团队，其目标是制定Chiplet开放标准，促进Chiplet生态系统，催生低成本的SoC替代方案。

2019年，美国的DARPA（美国国防部高级研究计划局）也推出了“CHIPS”项目。该项目的愿景是创建由独立模块化的、可重用的IP块组成的全行业生态系统，可以使用现有的和新兴的集成技术将这些IP块组装到系统中。

另据了解，目前国内也有相关厂商在推动做中国的Chiplet标准。

戴伟民告诉芯智讯：“我觉得Chiplet就是要大家都能够互相连接，这其中标准当然非常的重要，但是如果我们关起门来做自己的Chiplet标准，这可能会误入歧途。因为做标准的出发点就是让大家能够更好的连接，而是不形成各种不同的标准，人为造成相互连接的不通畅。所以，这个标准需要整个业界达成一个共识，即使有不同的标准，也需要做到兼容。因为越先进的制程的Chiplet，做好之后，如果要重新改，这个成本是巨大的。”

“关于Chiplet生态问题，我认为我们即使要做自己的标准，也需要兼容外部的生态。我们公司也有自己的Chiplet协议，前一段时间英特尔也来找我们，希望我们能兼容英特尔的AIB协议，因为我们那套方案正好也是并行的（Chiplet有串行和并行的方案）。如果我们能够兼容AIB协议的话，比如一些FPGA的用户，因为他们会在新的FPGA上面支持AIB的接口，如果我们有兼容性，就可以让用户实现ASIC和FPGA的互联。所以，我们也觉得需要兼容更多的生态，要让芯片之间能够更好的实现高速互联，不应该抱着很封闭的心态做这个事情。”某国产半导体IP厂商技术负责人对芯智讯说道。

4、测试

对于Chiplet来说，将一颗大的SoC芯片拆分成多个芯粒，相比单个大的SoC可以更好的提升Chiplet的良率，但是这也会带来更多的测试工作。众多的芯粒的测试需要在晶圆阶段完成，这就需要更多的探针来同时完成测试。

在12月底的SEMICON TAIWAN 2021线上论坛上，英特尔创新科技前总经理谢承儒也表示，以目前芯片复杂程度与更复杂的封装等，需要相对应测试技术。这就像闭眼在森林中跑步一样，会非常困难。Chiplet的挑战对于探针卡来说，为了维持最终良率更高一个系统晶片分拆四个小晶片的测试必须在晶圆测试段完成，有需要更多探针卡同时完成测试。

谢承儒还提到，异质整合的Chiplet比单一芯片制造变数更多，需要晶圆测试段更精确分类测试，避免最终性能降低，这需要产业一起努力克服。

编辑：芯智讯-浪客剑